Ce diagramme réalise la simulation d'un synthétiseur de fréquence de
type 2 à rapport de division entier % N dans le fonctionnement
en temps continu du simulateur Scicos.
Un tel sous-système peut se représenter par le schéma bloc de la
figure suivante.
Un synthétiseur de fréquence de type 2 à rapport de division entier % N est composé :
Ce sous-système, en le considérant linéaire, n'est pas très différent d'une boucle à verrouillage[1] (PLL) classique. La seule différence est une chaîne de retour constituée d'un diviseur % N qui contervit la fréquence de sortie de l'OCT.
Grâce à ce diviseur de retour la fréquence de sortie du synthétiseur
est donnée par la relation :
la fréquence de sortie de l'OCT en régime établi,
la fréquence de mise à jour CPF,
la valeur du rapport de division du diviseur de fréquence
de retour.
//**PFD**// F_ref = 50e6; T_ref = 1/F_ref; //Noise variance of LO sig_ref=T_ref*0.1/100 //**VCO**// Fo = 2.045e9; To = 1 / Fo; wo=2*%pi * Fo; kv = 100.5e6; //local sensitivity //coef for input nonlinear caracteristic alpha=6.91e9; beta2=0.15; //white noise power j_vco=1e6; //**feedback divider**// N=52; //**output frequency**// Fd=N*F_ref; //**sampling clock of VCO**// Nsampl = 4; Tsampl = 1/(Fd*Nsampl); Fsampl = 1 / Tsampl; //**charge pump**// Icp = 5e-3; Ileak=10e-6; //**loop filter**// fn=F_ref/180; phi=%pi/4; kv=kv*2*%pi [tau1,tau,tau2]=calcul_3eme_ordre(fn,phi,kv,Icp,N); s=poly(0,'s'); num=1+tau1*s; den=tau*s*(1+tau2*s); kv=kv/(2*%pi) //**final time simulation**// Tfin=1000*T_ref
